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Intel condivide le architetture P ed E-Core all'Hot Chips 2023.

All'Hot Chips 2023, Intel ha svelato i primi dettagli approfonditi dei suoi futuri processori Xeon Sierra Forest e Granite Rapids a 144 core, con il primo composto dai nuovi core E Sierra Glen di Intel mentre il secondo impiega i nuovi core P Redwood Cove . I prossimi chip Xeon di nuova generazione verranno lanciati nella prima metà del prossimo anno con una nuova architettura basata su piastrelle che presenta due chiplet I/O sul processo "Intel 7" abbinati a diverse configurazioni di core di elaborazione incisi su "Intel 3" processi. Questo design consente a Intel di realizzare più prodotti basati su diversi tipi di core mantenendo la stessa configurazione sottostante. Sierra Forest e Granite Rapids si integrano nella piattaforma Birch Stream con compatibilità con socket, memoria, firmware e I/O offrendo un processo di convalida hardware semplificato . Sono inoltre interoperabili con gli stessi stack software, consentendo così ai clienti di utilizzare entrambi i chip in base alle proprie esigenze. Intel afferma che il design basato su E-Core di Xeon Sierra Forest di nuova generazione fornirà una densità rack fino a 2,5 volte migliore e 2,4 volte più elevata. prestazioni per watt rispetto ai chip Xeon di quarta generazione, mentre Granite Rapids alimentato da P-Core fornirà da 2 a 3 volte le prestazioni in carichi di lavoro AI misti, in parte derivanti da un miglioramento "fino a" 2,8 volte nella larghezza di banda della memoria. Immergiamoci.

Inizialmente Intel è passata a un'architettura basata su piastrelle (in stile chiplet) con i processori Xeon Sapphire Rapids di quarta generazione, ma Sierra Forest e Granite Rapids apportano un nuovo livello di disaggregazione all'approccio. Intel ha utilizzato un design a quattro die con Sapphire Rapids , con ciascun die contenente una parte delle funzioni I/O rilevanti, come memoria e controller PCIe. I nuovi processori disaggregano completamente alcune funzioni I/O in due chiplet HSIO separati incisi sul processo Intel 7, che offrono il miglior equilibrio tra costi, potenza e prestazioni per I/O, mentre i core della CPU e i controller di memoria risiedono da soli. chiplet di elaborazione dedicati.

I due die HSIO sono posizionati nella parte superiore e inferiore del package del chip con da uno a tre die di calcolo al centro, tutti legati insieme con un numero imprecisato di interconnessioni EMIB (Embedded Multi-Die Interconnect Bridge) fusi all'interno del substrato e collegati a un'interconnessione die-to-die a ciascuna estremità del bridge. I riquadri di calcolo impiegheranno core P Redwood Cove (core Performance) per Granite Rapids o core E Sierra Glen per Sierra Forest: Intel non fornirà modelli con entrambi i tipi di core nello stesso pacchetto. I chiplet di elaborazione vengono forniti con il processo Intel 3 abilitato per EUV che presenta librerie ad alta densità che non erano incluse nel processo Intel 4. Intel ha inizialmente ritardato i suoi Granite Rapids Xeon dal 2023 al 2024 a causa del passaggio del design da "Intel 4" a "Intel 3", ma il lancio dei chip rimane nei tempi previsti per la prima metà del 2024. Granite Rapids è ciò che percepiremmo come un tradizionale processore per data center Xeon: questi modelli sono dotati solo di P-core in grado di offrire le massime prestazioni delle architetture Intel più veloci. Ogni P-core viene fornito con 2 MB di cache L2 e 4 MB di L3. Intel non ha ancora rivelato il numero di core per Granite Rapids, ma ha rivelato che la piattaforma supporta da uno a otto socket in un singolo server. Nel frattempo, la linea E-core (Efficiency core) di Sierra Forest è composta da chip con solo core di efficienza più piccoli, proprio come vediamo con i chip Intel Alder e Raptor Lake, posizionandoli bene per competere con i processori Arm che stanno diventando sempre più diffusi nei data center. Gli E-core sono organizzati in cluster a due o quattro core che condividono una porzione di cache L2 da 4 MB e 3 MB di cache L3. I processori dotati di E-Core sono dotati di un massimo di 144 core e sono ottimizzati per la massima efficienza energetica, efficienza dell'area e densità di prestazioni. Per i modelli con un numero elevato di core, ciascun chiplet di elaborazione E-core dispone di 48 core. Sierra Forest può essere inserito in sistemi a socket singolo e doppio e ha un TDP fino a 200 W. Indipendentemente dal tipo di core, ogni die di calcolo contiene i core, la cache L2 e L3 e il fabric e l'agente home caching (CHA) . Ospitano inoltre controller di memoria DDR5-6400 su ciascuna estremità del die, con un massimo di 12 canali totali (1DPC o 2DPC) di memoria DDR standard o della nuova memoria MCR che fornisce il 30-40% in più di larghezza di banda di memoria rispetto ai DIMM standard. Come potete vedere sopra, i chiplet di calcolo saranno disponibili in dimensioni diverse in base al modello, con prodotti a die a calcolo singolo dotati di un cluster di calcolo più grande. Intel varierà anche il numero di canali di memoria per chiplet di elaborazione: qui vediamo tre controller di memoria sul prodotto con un singolo chiplet di elaborazione, mentre i progetti con due o più chiplet di elaborazione hanno due controller di memoria ciascuno. La decisione di Intel di integrare strettamente i suoi controller di memoria nel chiplet di calcolo dovrebbe comportare prestazioni di memoria superiori in alcuni carichi di lavoro rispetto ai progetti EPYC di AMD, che impiegano tutti i controller di memoria su un die I/O centrale, aggiungendo così latenza e punti di contesa. I die di calcolo condividono la cache L3 con tutti gli altri core in quella che Intel definisce una "mesh logicamente monolitica", ma possono anche essere partizionati in cluster sub-NUMA per ottimizzare la latenza per determinati carichi di lavoro. La mesh collega le sezioni della cache L3 in una cache condivisa unificata, che può raggiungere oltre mezzo gigabyte di capacità totale, quasi 5 volte più grande di Sapphire Rapids. Ciascun limite del die supporta oltre 1 TB/s di larghezza di banda tra i die. Combinati, i due die HSIO supportano fino a 136 linee di PCIe 5.0/CXL 2.0 (dispositivi di tipo 1, 2 e 3), fino a 6 collegamenti UPI (144 corsie) e acceleratori di compressione, crittografia e streaming di dati in modo simile ai motori di accelerazione di Sapphire Rapids. Ogni die HSIO include anche un circuito di controllo dell'alimentazione che gestisce i chiplet di calcolo, sebbene ogni chiplet di calcolo abbia anche il proprio controllo dell'alimentazione che può funzionare in modo indipendente quando necessario. Intel ha ora eliminato la necessità di un chipset (PCH), consentendo così ai processori di avviarsi automaticamente, proprio come i processori EPYC di AMD.